从晶圆到芯片
后段全流程
一片 300mm 晶圆变成数万个可售芯片，需要经过 SORT → WM → BUMP → Packaging → FT 等十多个环节。每个环节的良率损失会乘性叠加，最终决定良率与 DPM。
为什么要分这么多阶段？
半导体生产分为前段 (Front-end / FE) 和 后段 (Back-end / BE)。 前段负责"造芯片"（光刻/刻蚀/沉积），后段负责"测+封+测"。本教程聚焦后段。
13 个核心阶段
从 RTL 设计到产品出货，每一步都可能引入缺陷或损失良率。
Design · 设计
把功能规格转成物理版图。DFT (Design for Test) 在此阶段嵌入扫描链、BIST 等可测性结构。
Wafer Fab · 晶圆制造
在 12 寸晶圆上重复几十层图形。Fab 良率直接影响后段一切指标。
CP / SORT · 晶圆测试
用探针台逐个 die 接触测试 pad，标记 fail die，避免后续浪费封装成本。
WM · 晶圆贴膜
将晶圆贴在蓝膜 + 金属框架上，为切割做准备。常见设备：DISCO、Daitron。
Dicing · 切割
用金刚石刀片或激光把晶圆切成单个 die。低 K 介质易崩边，需特殊工艺。
Bumping · 凸块工艺
倒装焊前在 die 上做 UBM + 焊球。主流：电镀、锡膏印刷、植球。
Die Bond · 芯片贴装
把 die 粘到基板/引线架上。导电胶/银烧结/共晶焊接。
Wire Bond / FC · 互连
WB：铝/铜线键合；FC：直接凸点互连。FC 性能好、密度高。
Molding · 塑封
用环氧模塑料 (EMC) 把 die + 引线包裹起来。保护芯片免受机械/化学损伤。
FT · 终测
封装后的电气功能测试。这是出货前的最后一道关。
BI · 老化
高温高压运行数小时到数天，筛掉早期失效 (infant mortality)。
SLT · 系统级测试
把芯片装到客户板上运行真实场景。AI 芯片/手机 SoC 必备。
Pack Out · 出货包装
按规格装入托盘 / 编带 / 卷盘。带激光打标追溯码。
SORT：晶圆上的第一次测试
SORT (Wafer Sort) = CP (Circuit Probe)， 用探针台 + ATE (Automatic Test Equipment) 接触每个 die 的测试 pad。 不合格的打墨标记，后续直接跳过。
📌 CP 测试项目
- · Open / Short 测：检查每个 I/O 是否连通
- · DC Parametric：Vth、漏电流、输出电压
- · Functional：扫描链 / BIST 跑一遍
- · Speed Bin：把通过品分成速度等级
- · IDDQ：静态电流异常检测
关键设备
| 设备类型 | 厂商 | 用途 |
|---|---|---|
| Probe Station | FormFactor, MPI, Tel | 载晶圆 + 探针定位 |
| Prober Card | FormFactor, Cohu, MJC | 定制探针卡，每款芯片一套 |
| ATE | Teradyne (UltraFlex), Advantest (V93000) | 跑测试程序，出 pass/fail |
| Ink Marker | 内置于 prober | 在 fail die 上打墨点 |
⚡ 为什么 CP 至关重要？
不做 CP 而直接进入封装：每个 fail die 也要花钱封装。封装成本 ≈ 良品的 30-50%。 CP 把缺陷拦截在最便宜的时刻。 现代 CP 还做 wafer-level burn-in，进一步剔除早期失效。
把晶圆"粘"到切割框架上
WM (Wafer Mount) 把晶圆贴在蓝膜 (dicing tape) + 金属框架 (mounting frame) 上， 为后续切割做准备。
📐 WM 流程
// 典型 WM 步骤 1. 蓝膜拉伸 → 贴在金属框架上 2. 晶圆面朝下 → 压到蓝膜上 3. UV 照射 → 降低蓝膜粘性 (Dicing 前) 4. 装框 → 准备 Dicing // 关键参数 蓝膜厚度: 80 – 150 μm 粘性: 初始 ~300 g/inch → UV 后降到 ~50 g/inch 框架材料: 铝合金 (最常见) 或不锈钢
⚠ 常见问题
- · 气泡 — 贴膜时混入空气，影响切割
- · 歪斜 — die 方向偏，后续 Pick & Place 错位
- · UV 不均 — 切割时 die 不脱落或弹飞
- · 胶水溢出 — 污染 die 背面
Bumping：让芯片可以"倒装"
Flip-chip 需要在 die 表面做出焊球 (solder bump) 作为互连。流程：先做 UBM (Under Bump Metallurgy)， 再沉积焊料。
主要工艺路线
| 工艺 | 原理 | 适用 | 特点 |
|---|---|---|---|
| 电镀 (Plating) | 光刻开窗 → 电镀 SnAg / Cu | 先进封装、HBM | 高密度、可控 |
| 锡膏印刷 (Solder Print) | 钢网印刷锡膏 + 回流 | 中等 I/O | 成本低、节拍快 |
| 植球 (Solder Ball Drop) | 漏板漏球 + 回流 | BGA、CSP | 球径均一、大批量 |
| 铜柱 (Cu Pillar) | 电镀铜柱 + 锡帽 | 2.5D / 3D / HBM | 超细间距 < 30μm |
| 金凸点 (Au Bump) | 电镀或打球金凸点 | LED / Sensor / COG | 无铅、高可靠 |
🔬 Pitch & 直径演进
- · 2010: 150μm pitch, 100μm 球径 (主流)
- · 2018: 80μm pitch, 60μm 球径 (高端移动 SoC)
- · 2023: 40μm pitch, 25μm 球径 (HBM4 / chiplet)
- · 关键挑战：underfill 流动性、IMC (Intermetallic Compound) 厚度、热疲劳
封装类型一览
从最简单到最复杂，覆盖几乎所有芯片形态。
QFN
· 低成本，低电感
· 适合 RF / 电源管理
BGA
· 高 I/O (几百到几千)
· 主流 CPU/GPU 用
FCBGA
· 高频 + 高密度
· 服务器 / 高端 GPU
CSP
· 超薄，移动首选
WLCSP
· 极致小尺寸
· Apple A 系列 / PMIC
QFP
· 老式 / 工业控制
SiP
· Apple Watch / AirPods
PoP
· 节省 PCB 面积
FT 与其他测试阶段
出货前的四道测试关卡——每道目的不同，缺一不可。
📋 四阶段测试对比
| 阶段 | 对象 | 温度 | 时长 | 目的 |
|---|---|---|---|---|
| CP (SORT) | Wafer 上 die | 常温 / 冷热 | 秒级/die | 筛 fab 缺陷 |
| FT | 封装后芯片 | 常 + 高低温 | 秒~分钟 | 筛封装缺陷 + 速度 bin |
| BI | 封装后芯片 | 125°C / 1.4Vcc | 6~168 小时 | 筛早期失效 (infant mortality) |
| SLT | 板级系统 | 常温 | 小时级 | 真实场景验证 |
Yield Waterfall：每一步损失多少？
拖动每个阶段的滑块，看乘性叠加如何把最终良率拉低。
DPM：Defects Per Million
半导体行业最常用的质量指标是 DPM (Defects Per Million)—— 每百万颗出货中有多少缺陷。目标通常 < 100。
📊 DPM 行业基准
| 等级 | 典型 DPM | 典型应用 |
|---|---|---|
| 汽车 Grade-0 | < 1 | 刹车、转向、安全气囊 |
| 汽车 Grade-1 | < 5 | 动力总成 |
| 工业 | < 100 | 工业控制、PLC |
| 消费 (Apple 级) | < 100 | iPhone / Mac |
| 消费 (普通) | < 1000 | 玩具、家电 |
后段加工成本结构
一个 die 的后段成本大致分布（不含 die 本身）：
| 项目 | 成本占比 |
|---|---|
| 封装 (Packaging) | ~35% |
| 测试 (CP + FT) | ~25% |
| 凸块 (Bumping) | ~15% |
| 老化 (Burn-In) | ~10% |
| SLT | ~10% |
| Pack Out | ~5% |
关键洞察：
· 先进封装 (FCBGA、HBM) 单 die 加工费可达 $1+
· 老式 QFN 只需几美分
· 测试成本随测试时间线性增长
· 高端芯片 30-40% 物料成本来自后段加工
· 良率每提升 1% 可能值数百万美元/季度
主要后段设备厂商
每一类设备通常由少数厂商垄断，深度合作是工艺突破的关键。
| 设备类型 | 主要厂商 |
|---|---|
| Wafer Prober (CP) | FormFactor, MPI, TEL, Accretech |
| ATE (Test) | Teradyne (UltraFlex), Advantest (V93000, T2000) |
| Wafer Dicer | DISCO, ADT, Tokyo Seimitsu |
| Wafer Mounter | DISCO, Nitto Denko, Lintec |
| Die Bonder | ASM Pacific, BE Semiconductor, Kulicke & Soffa |
| Wire Bonder | Kulicke & Soffa, ASMPT, Hesse |
| Flip-Chip Bonder | ASMPT, Toray, Panasonic |
| Molding | ASMPT, TOWA, Hanmi |
| Bumping (电镀) | Lam Research, TEL, Semes |
| Burn-In System | Aetrium, Micro Control, JEP |
| SLT Handler | Rohde & Schwarz, National Instruments, in-house |
记住这条主线
Wafer →
CP（标记 fail）→
WM（贴膜）→
Dicing（切开）→
Bump + Die Bond + WB/FC（互连）→
Mold（塑封）→
FT（终测）→
BI + SLT（可靠性）→
Pack Out（出货）
every step is a yield multiplier · every defect becomes a DPM number