D₀ defect.density()
Semiconductor Yield Engineering

D₀
一片晶圆上的瑕疵

D₀（defect density，单位 def/cm²）是半导体制造的核心指标—— 描述每平方厘米晶圆上有多少致命缺陷。 它直接决定良率，并随制程节点的演进而不断缩小。

// 01 · 概览

什么是 D₀？

把一片 300mm 晶圆上数到的所有致命缺陷数 N， 除以晶圆面积 A（cm²），就得到 D₀。
这个看似简单的比值，是 Fab 工程师每天紧盯的"健康指标"。

180 nm
2000 年 · D₀ ≈ 1.5 def/cm²
28 nm
2013 年 · D₀ ≈ 0.15 def/cm²
7 nm
2018 年 · D₀ ≈ 0.05 def/cm²
3 nm
2022 年 · D₀ ≈ 0.03 def/cm²

📌 为什么 D₀ 至关重要？

  • · 直接决定良率 —— D₀ 越低，可售出的 die 越多
  • · 反映制程成熟度 —— 同样工艺下 D₀ 越低说明控制得越好
  • · 决定芯片尺寸上限 —— D₀ 不够低时，大芯片无法经济量产
  • · 预警工艺异常 —— D₀ 突升往往是设备/材料异常的早期信号
  • · 影响定价与产能 —— Wafer cost 模型的核心输入
// 02 · 解剖

看一张缺陷图

把鼠标悬停在右侧部件上，左侧图会高亮对应区域。

四大要素

从一张缺陷图能直接读出什么？

单个缺陷 (Defect) 颗粒、划痕、残留等会破坏电路的特征
晶圆 (Wafer) 300mm 硅片，约 706 cm² 有效面积
标注 (Annotation) 标记缺陷类别与晶圆方向
晶圆中心 坐标系原点 (0, 0)，用于定位缺陷
// 03 · 核心公式

从 D₀ 到良率：泊松模型

最经典的良率模型假设缺陷在晶圆上随机均匀分布， 每个 chip 独立"接收"缺陷，服从泊松过程。

Bose-Einstein / Poisson Yield Model
Y = e−D₀·A
Y = 良率 D₀ = 缺陷密度 (def/cm²) A = 单个 die 面积 (cm²)

直观理解

把 D₀ × A 看成"每个 die 平均摊到的缺陷数"λ。当 λ 很小时：
· λ = 0.01（D₀=0.01, A=1cm²）→ Y ≈ 99.0%
· λ = 0.1（D₀=0.1, A=1cm²）→ Y ≈ 90.5%
· λ = 0.5（D₀=0.5, A=1cm²）→ Y ≈ 60.7%
· λ = 1.0（D₀=1, A=1cm²）→ Y ≈ 36.8%

D₀ 翻倍 → 良率指数级下降。这就是为什么每个工艺节点都拼了命压 D₀。

泊松模型的局限

实际制造中缺陷不是均匀分布的—— 它们成簇出现（来自同一颗粒污染、同一划痕、同一机台偏移）。

这时泊松模型会高估良率，因为它假设了"独立随机"。 更精确的模型是负二项模型 (Negative Binomial)： 

Y(NB) = ( 1 + α·D₀·A )−1/α

α = 集群因子 (cluster factor)，典型值 0.5 ~ 5
      · α 越大 → 缺陷越聚集 → NB 模型比 Poisson 越悲观
// 04 · 亲手生成

D₀ → 晶圆缺陷分布

调整目标 D₀，预设几种工艺等级，观察晶圆上缺陷密度变化与对应良率。

目标 D₀ (def/cm²) 0.50
工艺等级
📊 对照参考： · 成熟工艺 D₀ < 0.1
· 主流工艺 D₀ ≈ 0.1 – 0.3
· 新工艺早期 D₀ ≈ 0.3 – 0.8
· D₀ > 1 通常意味着工艺事故
// 05 · 良率曲线

良率 vs D₀ vs 芯片面积

同一 D₀ 下，面积越大良率越低——这解释了为什么先进制程必须把 D₀ 压到极低。

Chip 面积 (cm²) 1.00
集群因子 α (NB 模型) 0.0
📐 实操对比： · 1cm² die @ D₀=0.05 → Y ≈ 95%
· 4cm² die @ D₀=0.05 → Y ≈ 82%
· 1cm² die @ D₀=0.5 → Y ≈ 61%
· 4cm² die @ D₀=0.5 → Y ≈ 13%
// 06 · 工艺演进

25 年来 D₀ 的下降轨迹

从 180nm 到 3nm，D₀ 下降了两个数量级。 良率并非单调上升——每个新节点的早期良率反而更低。

💡 关键观察

  • · 2008–2017：28nm → 14nm，D₀ 从 0.18 → 0.08，良率长期维持 90%+。这是半导体的"黄金十年"。
  • · 2018+：7nm 以下开始依赖 EUV + GAA，缺陷机制变化，良率爬升更慢。
  • · 2020+：3nm 节点首年良率约 60-70%，需要时间学习 (yield ramp)。
  • · D₀ 物理下限：当缺陷已小于单个原子尺度，测量本身成为瓶颈。
// 07 · 缺陷类型

什么算"缺陷"？

D₀ 是个聚合指标，但缺陷的种类繁多，每种来源对应不同的工程问题。

P

颗粒 (Particle)

空气中的尘埃落到光刻胶或晶圆表面。最常见来源之一，约占缺陷总数 30-50%。

S

划痕 (Scratch)

CMP、传输机器人或操作不当造成。尺寸大、易致命，常需返工或报废。

R

残留 (Residue)

刻蚀或清洗后未完全去除的副产物，导致后续层短路或断路。

M

图案缺陷 (Pattern)

光刻/刻蚀偏差造成的 bridge、short、open、missing pattern。

C

污染 (Contamination)

金属离子、有机物污染，影响器件电性（如 Vth 漂移、漏电流）。

L

层错 (Layer Defect)

CMP 不均、薄膜厚度偏差，影响关键尺寸 (CD) 与电阻。

// 08 · 进阶概念

D₀ vs D₀L：临界区分析

朴素 D₀ 把所有缺陷视为"致命"，但实际上： 缺陷落在空白处不影响芯片， 只有落在临界区 (critical area) 才致命。

Critical Area Analysis (CAA)

实际良率模型使用D₀L (lethal defect density)： 

Y = exp( − D₀L · A_critical )

A_critical = ∫∫ (critical area) dA

// 比朴素 A 小很多，故良率更高

现代良率模型使用 CAA 工具（如 Mentor Calibre）， 精确刻画每个 die 的临界区形状，预测更准。

// 09 · 怎么测

D₀ 怎么测出来？

测量 D₀ 是个多步骤流程，每步都有专业设备。

1

裸片扫描

KLA / Hitachi 缺陷扫描仪，全片亮场 / 暗场成像，识别疑似缺陷。

2

分类 (Classification)

机器学习模型区分颗粒、划痕、图案缺陷等 (Pareto 分析常用)。

3

SEM 复查

扫描电镜高分辨成像，确认缺陷性质，定位致命性。

4

Wafer Accept Test

电性测试 (PCM) 验证缺陷对器件的实际影响 (parametric / functional)。

5

计算 D₀

N 个致命缺陷 / 扫描面积 (cm²) → D₀。统计周期通常 1 周或 1 月。

// 10 · 实战对照

业内典型 D₀ 范围

实际数字属机密，下表是公开文献和会议演讲中的典型值。

节点 典型 D₀ 1cm² die 良率 4cm² die 良率 代表产品
180 nm ~1.5 /cm² 22.3% 0.025% 早期 MCU、ASIC
90 nm ~0.6 /cm² 54.9% 9.1% 初代 GPU/CPU
28 nm ~0.15 /cm² 86.1% 54.9% 主流移动 SoC
14 nm ~0.08 /cm² 92.3% 72.6% 主流 CPU/GPU
7 nm ~0.05 /cm² 95.1% 81.9% 高端移动、加速卡
5 nm ~0.04 /cm² 96.1% 85.2% 旗舰 SoC
3 nm ~0.03 /cm² (成熟期) 97.0% 88.6% 最新旗舰
// 11 · 一句话

记住这三件事

D₀ = N / A，单位 def/cm²
Y = e−D₀·A，良率指数衰减
目标 = 把 D₀ 压到下一个数量级

defect density · yield model · process node · the harder you look, the smaller D₀ becomes